Новий закон масштабування
Закон масштабування Тау (τ Scaling Law) — це новий концептуальний підхід до розвитку напівпровідникової галузі, який компанія Huawei представила у травні 2026 року на
Заміна закону Мура: Замість традиційного геометричного зменшення розміру транзисторів (яке наштовхнулося на фізичні та економічні межі), новий підхід зосереджується на часовому масштабуванні (time scaling).
Пріоритет швидкості сигналів: Головною метрикою стає час проходження сигналу та усунення затримок (обозначається літерою грецького алфавіту τ), а не фізичний розмір транзистора в міліметрах чи нанометрах.
Ключові технології в основі закону
LogicFolding (Логічне складання): Архітектура вертикального складання логічних схем у кілька активних шарів. Вона дозволяє значно скоротити довжину проводів, зменшити резистивні й ємнісні навантаження.
UnifiedBus: Протокол міжчіпових з'єднань, що знижує затримки комунікації всередині складних систем.
Багаторівнева оптимізація: Підхід охоплює відразу чотири рівні: пристрої, схеми, кристали та програмно-апаратний стек.
Очікувані результати та плани Huawei
Збільшення щільності: Завдяки двошаровому та багатошаровому складанню нові чіпи (наприклад, серія Kirin 2026) отримують приріст щільності транзисторів приблизно на 53–55% у порівнянні з попередниками.
Енергоефективність: Скорочення шляху для сигналів зменшує споживання енергії на 41%–66% на окремих завданнях і вирішує питання надмірного нагріву. arXiv.org +1
Ціль на 2031 рік: Huawei заявляє, що за допомогою цієї методології планує досягти щільності транзисторів, еквівалентної передовим 1,4-нм (14 Å) процесам, в обхід необхідності використання літографії EUV від західних постачальників на кшталт ASML.
25 травня 2026 року Хе Тінгбо, президент напівпровідникового підрозділу Huawei HiSilicon, вийшов на сцену Міжнародного симпозіуму IEEE зі схем та систем у Шанхаї та зробив заяву, яку ніхто з аудиторії не міг перевірити на місці: Huawei досягне щільності чіпів класу 1,4 нм до 2031 року. Без EUV. Без ASML. Дві фрази, що визначають весь ланцюжок поставок напівпровідників, і Huawei запропонувала пропустити обидві. Акції SMIC та Hua Hong Semiconductor того дня зросли більш ніж на 16% на гонконгських торгах. Архітектура називається LogicFolding. Метрика називається Tau Scaling Law.
Сміливе твердження. Можливо, порожнє. Але другорядні наслідки цієї заяви важливіші за те, чи виконає Huawei графік.
Що насправді являє собою LogicFolding
Забудьте про маркетинг. LogicFolding бере логічні схеми, які зазвичай розташовуються по двовимірній площині, та складає їх вертикально в шари, що складаються один з одного.
Основна технічна ідея: довжина дроту має таке ж значення, як і розмір транзистора. У звичайних планарних схемах мікросхем сигнали проходять великі горизонтальні відстані між логічними вентилями. Ці дроти несуть ємність. Ємність створює затримку. Затримка обмежує тактову частоту. Завдяки згортанню логіки в компактні 3D-модулі, довжина шляхів дроту значно зменшується, що зменшує ємність і звужує критичні шляхи синхронізації.
Huawei стверджує, що це дозволяє досягти на 55% вищої щільності транзисторів порівняно зі звичайними планарними компонуваннями на тому ж технологічному вузлі. Якщо говорити конкретно: попередній Kirin 9030 на вузлі SMIC N+3 мав 155 мільйонів транзисторів на квадратний міліметр. Майбутній Kirin 2026, побудований з використанням LogicFolding на тому ж виробничому обладнанні, як повідомляється, досягає 238 МТр/мм2. Це ставить його поблизу 3-нм першого покоління TSMC, згідно з аналізом TrendForce.
Варто уточнити одне: 3D-стекування чіпів не є чимось новим. TSMC, Intel та Samsung зробили значні інвестиції в технології 3D-упаковки, такі як чіплети та гібридне склеювання. У головному коментарі в гілці Reddit щодо цього оголошення було сказано саме це: «Отже, 3D SoC? Не зовсім нова концепція».
Різниця, яку Huawei проводить, принаймні у своїх публічних презентаціях, полягає в тому, що поточне 3D-стекування здебільшого означає розміщення окремих 2D-кристалів один на одному. LogicFolding виконує складання комірка до комірки на етапі проектування, розподіляючи окремі логічні вентилі по вертикально укладених шарах пластини. Сюй Чжицзюнь чітко висловився: «Складання означає складання одного аркуша паперу; стекування означає розміщення двох окремих аркушів один на одному». Як сказав один інженер на r/hardware: «Йдеться радше про дослідження потенційних оптимізацій дизайну, щоб повністю використати потенціал 3D-дизайну. Наразі 3D SoC просто стекує 2D-дизайни разом».
Ця різниця має значення, якщо вона залишається актуальною. Об'єднання існуючих 2D-чіпів поступово покращує їх. Те, що ніхто не довів у виробничих масштабах, і що LogicFolding стверджує, що робить, це переробка логіки для 3D з нуля.
Закон масштабування тау-структури — це те, де оголошення переходить з інженерії до філософії.
Закон Мура, який вперше зауважив Гордон Мур у 1965 році, описує закономірність: кількість транзисторів на кристалі подвоюється приблизно кожні 18-24 місяці. Протягом десятиліть напівпровідникова промисловість розглядала це спостереження як ціль, що спрямовувала бюджети на дослідження та розробки, очікування інвесторів та дорожні карти продуктів.
Аргумент Huawei полягає в тому, що масштабування чистих транзисторів за рахунок зменшення кількості технологічних вузлів дає спадаючу віддачу. Можна скоротити технологічний процес з 7 нм до 5 нм, потім до 3 нм, потім до 2 нм, але кожен крок коштує експоненціально дорожче та забезпечує менший приріст продуктивності. Перехід з 5 нм до 3 нм вимагає EUV-літографії, і Huawei повністю відрізана від цього ланцюга поставок.
Закон масштабування тау-величини повністю змінює формулу метрики. У теорії схем тау (грецька літера) позначає, наскільки швидко сигнал може переходити з одного стану в інший, не уповільнюючись опором та ємністю. Менше тау означає швидше та ефективніше обчислення. Замість вимірювання продуктивності кількістю транзисторів на площу одного планарного кристала, фреймворк Тау відстежує покращення продуктивності на рівні системи на чотирьох ієрархічних рівнях: затримка перемикання транзисторів (пікосекунди), поширення RC-сигналу в схемі (наносекунди), обчислення на кристалі та доступ до пам'яті (мікросекунди), а також час відгуку системи (секунди). Це охоплює 12 порядків величини.
Голова правління, що чергує, Сюй Чжицзюнь чітко висловив свою думку: Tau Scaling може забезпечити високу продуктивність навіть на зрілих вузлах, таких як 7-нм техпроцес.
Один коментатор r/Futurology влучно вказав на цей нюанс: «Закон Мура є певною мірою описовим і певною мірою нормативним, оскільки компанії-виробники напівпровідників використовують його як орієнтир для встановлення цілей та дорожніх карт для своєї продукції, що, своєю чергою, впливає на бюджети на дослідження та розробки та очікування інвесторів. «Відмовляючись від нього», вони просто мають на увазі, що планують свої дорожні карти з урахуванням інших цілей».
Ця відмінність має значення. Huawei переосмислює систему оцінок, обираючи метрику, до якої не може торкнутися експортний контроль. Чи витримає це переосмислення ретельну перевірку, повністю залежить від того, чи забезпечать отримані чіпи реальну продуктивність за конкурентною ціною.
Контекст: SMIC, виробничий партнер Huawei, досягає максимальної потужності 7 нм за допомогою літографії DUV (глибокого ультрафіолету) – старішого покоління обладнання для виробництва мікросхем, до якого Китай все ще має доступ. EUV (екстремальний ультрафіолет), який монополізує ASML і який західні засоби контролю за експортом з Китаю блокують, дозволяє використовувати 5 нм і нижче.
Тож Huawei змінила питання. Замість того, щоб ганятися за меншими транзисторами (що вимагає машин, які вона не може купити), Huawei стверджує, що підвищення щільності та продуктивності може бути пов'язане з тим, як схеми розташовані, укладені та з'єднані. Варто зазначити розрив у часових рамках: фактичний вузол TSMC (A14) за 1,4 нм планується для масового виробництва у 2028 році. Еквівалентна цільова щільність Huawei з'являється на три роки пізніше. Цей контекст має значення при оцінці заяви.
Коментарі
Дописати коментар